Układanie stosów chipów 3D zwiększa gęstość połączeń AI

CEA-Leti zademonstrowało proces hybrydowego łączenia chip–wafer (D2W) z rozstawem połączeń wynoszącym zaledwie 1 μm, ukierunkowany na ograniczenia wydajności akceleratorów sztucznej inteligencji, systemów obliczeń wysokiej wydajności (HPC) oraz zaawansowanych urządzeń obrazujących. Wyniki zostały zaprezentowane podczas konferencji Electronic Components and Technology Conference (ECTC) 2026 w Orlando na Florydzie, podkreślając postępy w kierunku gęstszej integracji pionowej w obudowach półprzewodnikowych.

Hybrydowe łączenie chip–wafer dla zaawansowanej integracji półprzewodników
W miarę jak skalowanie tranzystorów zbliża się do granic fizycznych i ekonomicznych, producenci półprzewodników coraz częściej sięgają po zaawansowane technologie pakowania i integracji trójwymiarowej w celu dalszego zwiększania wydajności obliczeniowej. Zamiast polegać wyłącznie na zmniejszaniu rozmiarów tranzystorów, integracja 3D umożliwia pionowe układanie wielu warstw układów, skracając drogę przesyłu danych między komponentami.

Demonstracja CEA-Leti koncentrowała się na technologii hybrydowego łączenia chip–wafer, która bezpośrednio łączy pojedyncze układy z waflem za pomocą wysokogęstościowych połączeń miedź–miedź. Zmniejszenie rozstawu połączeń do 1 μm znacząco zwiększa liczbę połączeń możliwych do umieszczenia na danej powierzchni.

W przypadku akceleratorów AI i systemów HPC, gdzie przepustowość pamięci i transfer danych stanowią główne ograniczenia wydajności, zwiększenie gęstości połączeń może poprawić komunikację pomiędzy układami stosowanymi warstwowo oraz ograniczyć zużycie energii związane z przesyłem danych.

Walidacja elektryczna połączeń o ultradrobnej geometrii
Zespół badawczy poinformował o pomyślnym przetestowaniu struktur zawierających do 100 000 połączeń. Według CEA-Leti wyniki potwierdziły przydatność technologii hybrydowego łączenia w zastosowaniach wymagających bardzo dużej gęstości połączeń.

Charakterystyka elektryczna struktur testowych typu daisy-chain wykazała oczekiwaną funkcjonalność oraz poziom uzysku dla rozstawów od 5 μm do 2 μm. Struktury o rozstawie 1 μm również działały prawidłowo, choć ich uzysk był ograniczony przez dokładność pozycjonowania dostępnych obecnie urządzeń do łączenia.

Prace te stanowią istotny krok w kierunku zwiększania gęstości połączeń pionowych w systemach półprzewodnikowych, gdzie tradycyjne technologie połączeń na poziomie obudowy mogą stawać się czynnikiem ograniczającym.

Wyzwania związane z dokładnością pozycjonowania i rekonstrukcją wafla
Osiągnięcie rozstawu 1 μm wymagało rozwiązania dwóch kluczowych problemów produkcyjnych: precyzji pozycjonowania oraz planaryzacji powierzchni.

Głównym wyzwaniem technicznym było umieszczenie układów z odpowiednią dokładnością podczas procesu łączenia. W wymiarach submikronowych nawet niewielkie odchylenia pozycjonowania mogą wpływać na połączenia elektryczne i uzysk produkcyjny.

Proces wymagał również rekonstrukcji wafla przy użyciu technologii wypełniania szczelin między układami (IDGF). Etap ten polega na wypełnieniu przestrzeni pomiędzy sąsiadującymi chipami przed utworzeniem dodatkowych pionowych struktur połączeniowych. Aby zapewnić odpowiednie warunki dla kolejnych etapów produkcji, badacze zoptymalizowali proces chemiczno-mechanicznego polerowania (CMP), uzyskując płaskość powierzchni niezbędną do niezawodnego łączenia hybrydowego i tworzenia połączeń pionowych.

Udoskonalenia te mają wspierać przyszłe architektury wieloukładowe wykorzystujące coraz większą gęstość stosowania warstw.




Integracja z technologiami TSV i Through-Oxide Via
Zaprezentowana technologia D2W stanowi część szerszej mapy rozwoju integracji półprzewodników obejmującej gęste przelotki krzemowe (HD TSV) oraz przelotki przez warstwę tlenkową (TOV).

TSV zapewniają pionowe ścieżki elektryczne przechodzące przez podłoża krzemowe, natomiast TOV umożliwiają prowadzenie połączeń elektrycznych przez warstwy tlenkowe. W połączeniu z technologią IDGF rozwiązania te wspierają rekonstrukcję wafli oraz integrację wielu układów realizujących różne funkcje w jednej obudowie warstwowej.

Takie architektury stają się coraz ważniejsze w zaawansowanych systemach AI, czujnikach obrazu oraz platformach obliczeń heterogenicznych, gdzie procesory, pamięci i wyspecjalizowane akceleratory muszą wymieniać duże ilości danych przy minimalnych opóźnieniach.

Możliwość łączenia technologii D2W i wafer-to-wafer (W2W) może również zapewnić większą elastyczność w równoważeniu wydajności, uzysku produkcyjnego i kosztów wytwarzania.

Plan rozwoju w kierunku połączeń submikronowych
CEA-Leti wskazało, że obecna demonstracja pełni rolę przejściowej platformy demonstracyjnej dla przyszłych prac rozwojowych.

Kolejny etap badań będzie koncentrował się na integracji technologii D2W z rozwiązaniami HD TSV i TOV oraz na osiągnięciu docelowego rozstawu połączeń wynoszącego 0,5 μm. Według badaczy przyszłe urządzenia do łączenia, wyposażone w systemy pozycjonowania o dokładności około 0,5 μm (3σ), powinny poprawić uzysk produkcyjny przy takich wymiarach.

Dalsze zmniejszanie rozstawu może umożliwić znacznie większą gęstość połączeń, wspierając rosnące wymagania dotyczące przepustowości w akceleratorach AI nowej generacji oraz zaawansowanych czujnikach obrazu CMOS.

Badania zostały przeprowadzone w ramach programu FAMES Pilot Line oraz projektu ANR NextGen finansowanych przez inicjatywę France 2030. Powiązane prace dotyczące technologii IDGF, TOV i HD TSV były wspierane przez IRT Nanoelec.

Dodatkowy kontekst
Ta sekcja przedstawia specyfikacje techniczne i porównania konkurencyjne nieuwzględnione w oryginalnym komunikacie prasowym.

Wyścig o zwiększenie gęstości połączeń stał się jednym z głównych kierunków rozwoju zaawansowanego pakowania półprzewodników. Porównywalne technologie obejmują SoIC (System on Integrated Chips) firmy TSMC, Foveros firmy Intel, X-Cube firmy Samsung oraz technologie hybrydowego łączenia opracowywane przez imec i inne organizacje badawcze zajmujące się półprzewodnikami.

Obecnie zaawansowane technologie hybrydowego łączenia zazwyczaj operują przy rozstawach rzędu kilku mikrometrów. Osiągnięcie rozstawu 1 μm w technologii chip–wafer stanowi więc istotny kamień milowy w skalowaniu pionowych połączeń. W miarę jak architektury sprzętowe AI coraz częściej wykorzystują chipletowe i heterogeniczne podejście integracyjne zamiast tradycyjnego skalowania monolitycznego, technologie umożliwiające gęstsze połączenia pionowe stają się kluczowym elementem łańcucha dostaw półprzewodników. Zwiększenie gęstości połączeń może podnieść przepustowość przypadającą na jednostkę powierzchni przy jednoczesnym ograniczeniu energii zużywanej na komunikację, co ma coraz większe znaczenie dla akceleratorów AI, platform HPC i zaawansowanych systemów obrazowania.

Edytowane przez Aishwarya Mambet, redaktorkę Induportals, z pomocą AI.

www.cea.com